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【亞博】富士通半導體率先在中國引入28nm SoC設計服務和量產經驗

    作者:亞博 時間:2019-05-14

2012年頭,富士通半導體公布交付其為中小型IC設計公司量身定制的55nm立異工藝制程(可兼容65nm IP、機能堪比40nm工藝),一度激發中國IC設計業的震動。而在日前在重慶舉行的“中國集成電路設計業2012年會暨重慶集成電路逾越成長岑嶺論壇”上,富士通半導體又一次帶來欣喜,率先將已量產的成熟28nm進步前輩工藝和設計辦事帶給中國高端SoC設計業者。

圖1:富士通在重慶ICCAD上展現了成熟的28nm和40nm設計辦事和國表里現實量產案例,激發專業不雅眾稠密愛好。

“55nm立異工藝制程(CS250L和CS250S)推出后中國客戶的反饋很是好,這和我們當初推出時的定位策略有關,如55nm transistor不變,65nm IP可以重用等,這使得之前65nm客戶可以很輕易導入55nm制程。此刻已有2至3家消費類電子的用戶在利用了,估計來歲初將會有3個Tape out。” 富士通半導體ASIC/COT營業市場部副司理劉哲密斯介紹說。

假如說高性價比的55nm立異工藝制程是為了一解處在劇烈競爭中的本土中小客戶IC設計之“渴”,那末此次富士通半導體帶來的成熟已量產的28nm半導體系體例造手藝則是為幫忙中國IC設計業應對高端進步前輩制程SoC設計挑戰而生。

高端制程SoC設計的“N只攔路虎”

當半導體系體例程進入40nm工藝節點今后,本錢成為高端SoC設計企業面對的第一只“攔路虎”。以下圖2所示為32nm/28nm和22nm/20nm工藝制程投資的各項費用,此中32nm/28nm工藝的出入均衡(Breakeven)為30-40M units,而22nm/20nm工藝的Breakeven更高達60-100M units,如許高的半導體系體例造本錢不只掐住了中小IC業者的喉嚨,同樣成為高端SoC設計廠商的龐大壓力。再加上IP方面不菲的投資和整合驗證,財政風險可謂龐大。

圖2. 32nm/28nm和22nm/20nm工藝的Breakeven環境。

固然邁向尺寸更小的工藝節點實現了集成度和機能優勢,可是設計和制造的復雜度也響應成倍增添,這成為高端SoC設計企業面對的第二只“攔路虎”。劉哲闡發道:“28nm使得一切都變得很是復雜:Double patterning、Layout-dependent effects、New interconnect layers、Difficult design rules、Device variaTIon、New transistors等等。而曾存在在半導體系體例造工藝中的諸如本錢、產量、上市時候、盈利能力、可猜測能力、低功耗(面積)、復雜性等各類問題此刻也仍然存在,不只存在,當工藝尺寸不竭縮小,還會使問題變得加倍糟。”

另外,不要健忘:MulTI-source IP、夾雜旌旗燈號和RF、3D-IC方式、系統級封裝等這些新的設計方式也會使SoC設計面對更多的挑戰。

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