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【亞博】Cadence為Renesas微系統公司加速實現周期并降低成本

    作者:亞博 時間:2019-05-14

  全球電子設計立異領先企業Cadence設計系統公司日前公布Renesas微系統有限公司已采取Cadence Encounter RTL Compiler用在綜合實現,特別是將復雜ASIC設計的芯片操縱率提高了15%,面積削減了8.4%,加快了實現周期并下降了本錢。

  Renesas微系統公司SoC開辟事業部首席專家Kazuyuki Irie 說:“Renesas一向以來都在與Cadence緊密親密合作,配合開辟最好的網表闡發流程,以夠在初期就發現設計中潛伏的布局性問題和缺點。Encounter RTL Compiler解決了久長以來我們一向在糾結的問題。 在我們之前的流程中,每次我們闡發息爭決堵塞熱門和可布通率問題時,我們城市需要額外的結構布線周期。Cadence的實現手藝為我們供給了更快速、更高效的芯片出產體例。”

Cadence為Renesas微系統公司加速實現周期并降低成本

  在今朝的ASIC設計開辟中,對具有超年夜規模、高速、復雜設計的需求愈來愈高,Renesas一向存眷在ASIC設計的高密度結構、高速和縮短實現周期。曩昔,在完成結構和布線階段以后,對公司的工程師來講再去解決那些嚴重的布通率變得很是堅苦,從而致使更長的實現周期;假如工程師發現了布線的堵塞熱門,他們將被迫從頭運行結構和布線東西,以幫忙實現最年夜操縱率、調劑結構堵塞、空間計劃和電路優化。

  Encounter RTL Compiler具有在流程初期實現一個網表的布局性闡發情況的怪異能力。 這使Renesas工程師可以或許在履行結構和布線之前在其設計中發現有布局性問題。 經由過程采取該方式,他們削減了實現周期并簡化了熱門堵塞,使其可以或許進一步提高操縱率并減小芯片尺寸。

  在Renesas已出產了多個ASIC芯片中(最小可達28納米),與公司之前采取的方式比擬,其整體操縱率提高了近15%。 經由過程操縱Encounter RTL Compiler,Renesas成功在一個較短的周期內完成了多個復雜的ASIC設計,同時削減了芯片尺寸。

  Cadence芯片實現事業部研發高級副總裁 Chi-Ping Hsu 博士說:“與很多其他手藝公司一樣,Renesas 微系統但愿取得上市時候和本錢上的優勢。 作為Cadence RTL至簽核流程中的要害手藝,RTL Compiler供給了怪異功能,可以加速產物的上市時候,同時知足今朝嚴酷的芯片尺寸要求。”

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